Nous écrivons le module testbench et exécutons la simulation dans l'environnement ModelSim d'Altera.
Nécessaire
- - ordinateur;
- - environnement de développement installé Quartus II + ModelSim.
Instructions
Étape 1
La première étape consiste à s'assurer que le chemin d'accès à l'outil ModelSim est spécifié dans l'environnement de développement Quartus II. Pour ce faire, ouvrez le menu Outils -> Options. Dans les options, allez dans Général -> Options de l'outil EDA. Nous trouvons le champ ModelSim-Altera et tapons C:\altera\13.0sp1\modelsim_ase\win32aloem dedans ou, en cliquant sur le bouton à trois points, nous recherchons ce répertoire sur notre ordinateur. Naturellement, pour une version de Quartus autre que la mienne, vous aurez votre propre chemin vers le répertoire "win32aloem".
Étape 2
Vous avez un projet de FPGA dans Quartus II. Comment écrire des tests ou des bancs de test (testbench) - ceci est un sujet pour un article séparé. Pour l'instant, supposons que votre banc de test a déjà été écrit. Vous devez maintenant indiquer à l'environnement de développement quel test vous souhaitez utiliser lors de la simulation. Pour ce faire, ouvrez les paramètres via le menu Affectations -> Paramètres … Dans la fenêtre qui s'ouvre, dans la section Paramètres de l'outil EDA -> Simulation, cliquez sur le bouton Bancs de test … Ici, d'ailleurs, vous pouvez définir plusieurs tests et passer à celui requis lors de la compilation du projet.
Étape 3
Une fenêtre d'édition des tests s'est ouverte. Nous n'avons pas encore créé de bancs de test, la liste est donc vide. Cliquez sur le bouton Nouveau… Dans la fenêtre qui s'ouvre, vous devez définir les paramètres du test.
A gauche du champ, cliquez sur le bouton avec trois points. Sélectionnez le fichier avec le code du banc d'essai et cliquez sur Ouvrir. Cliquez maintenant sur le bouton Ajouter. Le test est apparu dans la liste des tests.
Après cela, sur le terrain, définissez le nom du module de niveau supérieur défini dans votre banc de test. Vous pouvez entrer n'importe quel nom dans le champ, par défaut il sera automatiquement créé le même que le nom du module.
Ça y est, nous avons défini les paramètres de test de base. Cliquez deux fois sur OK. Maintenant notre test est apparu dans la liste déroulante des bancs de test. Cliquez à nouveau sur OK.
Étape 4
Si vous n'avez pas encore fait la synthèse du projet, alors il est temps de le faire. Sélectionnez Traitement -> Démarrer -> Démarrer l'analyse et la synthèse dans le menu, ou appuyez sur la combinaison de touches Ctrl + K, ou cliquez simplement sur l'icône correspondante dans le panneau supérieur.
Étape 5
La simulation peut être lancée. Sélectionnez Outils -> Exécuter l'outil de simulation -> Simulation RTL dans le menu (1) ou cliquez sur l'icône Simulation RTL dans le panneau supérieur (2).
Étape 6
L'outil ModelSim démarrera, qui exécutera toutes les instructions écrites dans votre banc de test, et s'arrêtera (si vous l'avez spécifiquement indiqué avec la directive $ stop dans le code de test). L'écran affichera les diagrammes de niveau des signaux d'entrée et de sortie FPGA que vous avez décrits dans votre projet.
